机械工业出版社普通高等教育电气信息类规划教材VERILOG H数字系统设计原理与实践/王建民
本书特色
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《Verilog HDL数字系统设计原理与实践》从应用角度出发，详细介绍了利用硬件描述语言进行数字电路设计的基本原理、基本概念和设计方法，包括VerilogHDL语法基础、组合逻辑电路、规则时序逻辑电路、有限状态机及数据通道设计，静态时序分析及跨时钟域数据传输的基本概念、设计方法及应用。全书通过大量、完整、规范的设计实例演示各类数字电路的设计过程和描述方法。每章配有习题，以指导读者深入地进行学习。本书既可以作为电子科学与技术、集成电路设计相关专业本科、研究生数字集成电路前端设计教材，也可作为电子信息、电气工程和自动化相关专业FPGA应用设计课程教材使用。
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内容简介
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《Verilog HDL数字系统设计原理与实践》从应用角度出发，详细介绍了利用硬件描述语言进行数字电路设计的基本原理、基本概念和设计方法，包括VerilogHDL语法基础、组合逻辑电路、规则时序逻辑电路、有限状态机及数据通道设计，静态时序分析及跨时钟域数据传输的基本概念、设计方法及应用。全书通过大量、完整、规范的设计实例演示各类数字电路的设计过程和描述方法。每章配有习题，以指导读者深入地进行学习。本书既可以作为电子科学与技术、集成电路设计相关专业本科、研究生数字集成电路前端设计教材，也可作为电子信息、电气工程和自动化相关专业FPGA应用设计课程教材使用。
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目录
目录前言第1章数字系统设计概述1.1引言1.2模拟电路和数字电路1.2.1模拟信号和数字信号1.2.2模数转换1.2.3模拟电路和数字电路1.3数字电路设计1.3.1数字电路与系统1.3.2数字电路设计流程1.4硬件描述语言1.5习题和思考题第2章数字电路基础2.1变量和函数2.2基本逻辑关系2.2.1逻辑与2.2.2逻辑或2.2.3逻辑反2.3逻辑门和数字电路2.3.1晶体管2.3.2逻辑门2.3.3逻辑电路的表示2.4布尔代数和卡诺图2.4.1布尔代数2.4.2*小项的定义及其性质2.4.3卡诺图法化简逻辑函数2.5CMOS逻辑门电路2.5.1NMOS逻辑门2.5.2CMOS逻辑门2.6设计实现2.6.1标准芯片2.6.2可编程逻辑器件2.6.3全定制芯片、标准单元和门阵列2.7习题和思考题第3章Verilog HDL硬件描述语言3.1基本概念3.1.1模块3.1.2空白和注释3.1.3关键字3.1.4标识符3.2数据类型3.2.1四值逻辑系统3.2.2线网和变量3.2.3有符号和无符号数3.3层次化设计3.3.1设计方法学3.3.2模块实例3.3.3端口连接规则3.4门级描述3.4.1多输入门3.4.2多输出门3.4.3三态门3.4.4门阵列实例3.5任务和函数3.5.1任务3.5.2函数3.5.3任务和函数的区别3.5.4设计实例：格雷码计数器3.6可重用设计3.6.1宏定义3.6.2条件编译3.6.3参数3.7习题和思考题第4章组合逻辑电路设计4.1组合逻辑电路4.2连续赋值语句4.3组合逻辑always块4.4Verilog HDL操作符4.4.1表达式4.4.2操作数4.4.3操作符4.4.4操作符优先级4.5if语句4.5.1基本语法4.5.2设计实例4.6case语句4.6.1基本语法4.6.2设计实例4.7决策树4.7.1full case和parallel case4.7.2优先结构路由网络4.7.3并列结构路由网络4.8组合逻辑电路设计实例4.8.1有符号加法器4.8.2移位器4.8.3三态逻辑4.8.4浮点数加法器4.8.5组合逻辑乘法器4.9设计优化4.9.1操作符共享4.9.2布局相关的电路4.9.3功能共享4.10组合逻辑电路的设计要点4.10.1组合逻辑电路设计的常见错误4.10.2组合逻辑电路设计规则4.11组合逻辑电路Testbench4.11.1仿真逻辑的构成4.11.2组合逻辑电路Testbench实例4.12习题和思考题第5章规则时序逻辑电路设计5.1时序逻辑电路5.1.1时序逻辑电路结构及工作过程5.1.2时序逻辑电路的描述5.2基本存储元件5.2.1D锁存器5.2.2D触发器5.2.3寄存器和寄存器文件5.3规则时序逻辑电路设计实例5.3.1计数器5.3.2移位寄存器5.3.3线性反馈移位寄存器5.3.4同步 FIFO5.4循环语句5.4.1for循环语句5.4.2while语句5.5生成语句5.5.1循环生成语句5.5.2条件生成语句5.5.3case生成语句5.6时序逻辑电路Testbench5.7设计陷阱5.7.1阻塞赋值和非阻塞赋值5.7.2组合逻辑环5.7.3异步信号的误用5.7.4门控时钟的误用5.7.5导出时钟的使用5.8习题和思考题第6章有限状态机设计原理6.1有限状态机6.1.1米利状态机和摩尔状态机6.1.2边沿检测电路6.1.3米利状态机和摩尔状态机的比较6.2状态转换图和算法状态机图6.2.1状态转换图6.2.2算法状态机图6.3有限状态机的时序6.4状态赋值6.4.1未用状态的处理6.4.2状态赋值对电路的影响6.4.3超前输出电路6.5有限状态机的实现6.5.1代码风格6.5.2Verilog HDL状态赋值6.5.3两段式always块6.5.4多段式always块6.5.5一段式always块6.6设计实例6.6.1序列检测器6.6.2键盘扫描电路6.6.3仲裁电路6.6.4BCD码余3码转换电路6.7习题和思考题第7章有限状态机设计实践7.1轨道车控制器7.1.1问题描述7.1.2轨道车运行方向输出信号7.1.3开关位置输出信号7.1.4传感器输入信号7.1.5设计实现7.2飞机起落架控制器7.2.1问题描述7.2.2设计实现7.3存储器控制器7.3.1SRAM读写时序7.3.2SRAM控制器数据通道7.3.3SRAM控制器控制通道7.4通用异步收发器UART7.4.1接收模块7.4.2发送模块7.5习题和思考题第8章时序分析基础8.1组合逻辑电路的传播延迟8.1.1组合逻辑电路传播延迟的定义8.1.2传播延迟产生的后果8.1.3传播延迟的计算8.2时序逻辑电路的传播延迟8.2.1引脚到引脚延迟路径8.2.2输入到寄存器数据输入延迟路径8.2.3时钟到输出延迟路径8.2.4寄存器到寄存器延迟路径8.2.5时序逻辑电路的*高工作频率8.2.6建立时间和保持时间的调整8.3提高电路的*高工作频率8.4调整电路的建立时间和保持时间8.5同步电路的时序分析方法8.5.1建立时间和*高工作频率8.5.2保持时间8.5.3输出相关的时序参数8.5.4输入相关的时序参数8.6带有时钟偏斜情况的时序分析8.6.1时钟偏斜对同步设计的影响8.6.2时钟偏斜对于建立时间和*高时钟频率的影响8.6.3时钟偏斜对保持时间约束的影响8.7习题和思考题第9章数据通道设计原理9.1数据通道9.2寄存器传输级设计9.2.1算法9.2.2数据流模型9.2.3寄存器传输级设计9.3FSMD设计原理9.3.1寄存器传输操作9.3.2数据通道9.3.3控制通道9.4FSMD设计9.4.1ASMD图9.
封面
书名:机械工业出版社普通高等教育电气信息类规划教材VERILOG H数字系统设计原理与实践/王建民
作者:王建民
页数:350
定价:¥59.8
出版社:机械工业出版社
出版日期:2017-07-01
ISBN:9787111595823
PDF电子书大小:102MB 高清扫描完整版