数字逻辑与EDA设计

本书特色

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减少了传统部分的内容，加强器件及半导体等的介绍，实践案例紧密结合。数字逻辑与EDA设计是数字系统设计的前沿及主流研究方向，而传统的高校课程安排是将这两部分内容分开进行的，严重背离了相应的知识体系建设，针对这个问题进行了两部分内容的融合尝试。有配套的习题集，有自主研发的实验设备，有视频课件及配套网站

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内容简介

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全书共分三个部分：经典篇、现代篇及实验篇，经典篇（-3章）主要介绍数字电路的基本概念、基础知识以及组合与时序逻辑电路的分析和设计方法。现代篇（第4-7章）介绍Verilog HDL的基本语法以及基于Verilog HDL和EDA工具的数字电路设计方法，其中第4、5章介绍基本概念和Verilog HDL语法，并给出了几个详细例子的设计流程，是设计的基础。第6、7章介绍基本组合逻辑电路和时序电路的设计、综合及验证方法，其中第7章的综合例子由浅入深，尝试引导读者进行实际应用的设计。实验篇（第8章）是配合-7章的实验部分，主要介绍自主研发的能接近满足本课程实验需求的实验箱、基于此实验箱的数字逻辑实验，以及用EDA工具进行数字逻辑设计、仿真及在实验箱上进行验证。

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作者简介

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1986、9-1990、7 广州华南理工大学自动化系本科 1990、7-1993、4 广州华南理工大学自动化系硕士 1993、5至今 广州广东工业大学计算机学院任教 纵向、横向科研项目累计人民币伍佰万元，2002、2003连续获得佛山市科技进步三等奖。主持编写 《数字逻辑与EDA设计》《数字逻辑与EDA设计实验指导书》

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目录

第 1章 数字逻辑基础1．1　概述1．1．1　数字信号及模拟信号1．1．2　数字抽象1．1．3　数字信号传输时对“0”、“1”的处理1．2　数制与码制1．2．1　数制1．2．2　码制1．2．3　常用编码1．3　数字逻辑设计基础1．3．1　逻辑代数1．3．2　逻辑函数的表示方法1．3．3　逻辑函数的化简1．3．4　逻辑门电路习题第　2章 组合逻辑电路2．1　概述2．2　组合逻辑电路的分析2．2．1　组合逻辑电路的分析方法2．2．2　组合逻辑电路的分析举例2．3　常用的组合逻辑电路2．3．1　编码器2．3．2　译码器2．3．3　数据选择器2．3．4　数值比较器2．3．5　加法器2．3．6　乘法器2．4　组合逻辑电路的设计2．4．1　组合逻辑电路的设计方法2．4．2　组合逻辑电路的设计举例2．4．3　利用已有组合集成电路实现其他组合逻辑函数2．5　组合逻辑电路的时序分析习题第3章　时序逻辑电路3．1　概述3．1．1　时序电路的基本概念及特点3．1．2　时序电路逻辑功能的表示方法3．1．3　时序电路的分类3．2　锁存器及触发器3．2．1　锁存器3．2．2　触发器3．3　时序电路的分析3．3．1　时序电路的分析方法3．3．2　时序电路的分析举例3．4　常用的时序逻辑电路3．4．1　寄存器3．4．2　计数器3．5　时序电路的设计方法3．5．1　时序电路的设计方法3．6　时序逻辑电路时序分析的基本概念习题第4章　硬件描述语言Verilog HDL4．1　HDL简介4．1．1　关于硬件描述语言4．1．2　Verilog HDL的特点4．1．3　硬件描述语言的发展趋势4．2　初步认知4．2．1　门级风格的描述4．2．2　数据流风格的描述4．2．3　行为风格的描述4．2．4　测试平台的编写4．2．5　使用Modelsim进行仿真4．2．6　Verilog HDL在电路综合中的应用4．3　Verilog HDL基本知识4．3．1　标识符和关键字4．3．2　编写格式4．3．3　模块和端口4．3．4　系统任务和系统函数4．3．5　常用编译器指令4．4　数据类型、操作符和表达式4．4．1　值的种类4．4．2　数据类型4．4．3　操作数4．4．4　操作符4．4．5　表达式4．5　数据流建模4．5．1　关于数据流建模4．5．2　连续赋值语句4．5．3　延迟4．6　行为级建模4．6．1　过程结构4．6．2　时序控制4．6．3　语句块4．6．4　过程性赋值4．6．5　过程性连续赋值4．6．6　连续赋值、过程性赋值和过程性连续赋值4．6．7　分支语句4．6．8　循环控制语句4．6．9　任务和函数4．7　结构建模4．7．1　Verilog HDL的4个抽象层次4．7．2　内置基本门级元件4．7．3　结构建模4．7．4　用户自定义基本元件（UDP）4．8　测试平台及测试激励的建立4．8．1　关于测试平台4．8．2　测试激励的建立4．9　良好的编程风格习题第5章　基于EDA的数字逻辑电路设计基础5．1　EDA技术简介5．1．1　EDA技术及其发展5．1．2　EDA技术实现的目标5．1．3　EDA和传统设计方法的比较5．1．4　EDA技术的发展趋势5．2　EDA设计流程及工具5．2．1　数字系统设计的一般步骤5．2．2　EDA工具及其作用5．3　FPGA简介5．3．1　关于FPGA5．3．2　FPGA的基本分类5．3．3　FPGA的体系结构5．3．4　FPGA主流厂商简介5．3．5　集成开发环境Libero IDE5．4　IP核基础5．4．1　IP技术概述5．4．2　Actel IP核简介5．5　EDA开发综合实例1：Modelsim的使用5．5．1　门级（结构）风格的描述5．5．2　数据流风格的描述5．5．3　行为风格的描述5．5．4　混合风格的描述5．5．5　编写测试平台5．5．6　在Modelsim中进行仿真5．6　EDA开发综合实例2：Libero IDE完整设计流程5．6．1　真值表5．6．2　逻辑表达式5．6．3　用Verilog描述2-4译码器5．6．4　编写测试平台5．6．5　FPGA开发完整流程5．7　EDA开发综合实例3：SmartDesign的使用5．7．1　使用半加器构造全加器5．7．2　与现有的全加器对比5．7．3　改造为2位串行进位加法器5．7．4　调用IP核创建2位串行进位加法器5．8　本章小结第6章　基于EDA的组合电路设计、综合及验证6．1　基本逻辑门电路6．1．1　基本逻辑门电路的Verilog设计6．1．2　基本逻辑门电路的综合6．1．3　测试平台设计6．1．4　基本逻辑门电路的验证6．2　编码器6．2．1　8-3编码器（一）6．2．2　8-3编码器（二）6．2．3　8-3编码器（三）6．2．4　74HC148设计6．3　译码器6．3．1　3-8译码器（一）6．3．2　3-8译码器（二）6．3．3　扩展型4511设计6．4　数据选择器6．4．1　4选1数据选择器（一）6．4．2　4选1数据选择器（二）6．4．3　4选1数据选择器（三）6．4．4　4选1数据选择器（四）6．5　数值比较器6．5．1　4位数值比较器（一）6．5．2　4位数值比较器（二）6．5．3　74HC85设计6．6　加法器6．6．1　1位半加器（一）6．6．2　1位半加器（二）6．6．3　1位半加器（三）6．6．4　1位全加器（一）6．6．5　1位全加器（二）6．6．6　1位全加器（三）6．6．7　4位串行（行波）进位加法器（一）6．6．8　4位串行进位加法器（二）6．6．9　4位超前进位加法器6．7　乘法器6．7．1　无符号4位乘法器6．7．2　有符号4位乘法器6．8　组合逻辑电路的竞争冒险问题6．8．1　竞争冒险分析6．8．2　竞争冒险的解决6．8．3　更进一步的分析6．9　组合逻辑电路的综合性实例6．9．1　实例一：补码生成电路6．9．2　实例二：有符号数的比较电路设计6．9．3　实例三：有符号数的加法电路设计6．9．4　实例四：八位二进制数转换为十进制数电路设计6．9．5　实例五：编码器扩展电路设计习题第7章　基于EDA的时序电路设计、综合及验证7．1　锁存器7．1．1　RS锁存器（基本）一7．1．2　RS锁存器（基本）二7．1．3　门控D锁存器一7．1．4　门控D锁存器二7．1．5　带清零D锁存器一7．1．6　带清零D锁存器二7．2　触发器7．2．1　D触发器一7．2．2　D触发器二（异步清零边沿触发）7．2．3　D触发器三（同步清零边沿触发型）7．2．4　JK触发器7．2．5　RS触发器7．2．6　T触发器（异步清零）7．3　寄存器7．3．1　基本寄存器一7．3．2　基本寄存器二（异步清零异步置1）7．3．3　移位寄存器一（并入并出单向左移）7．3．4　移位寄存器二（并入串出单向左移）7．3．5　移位寄存器三（串入并出单向左移）7．3．6　移位寄存器四（串入串出单向移位）7．4　寄存器传输7．4．1　基本概念7．4．2　微操作种类7．4．3　单寄存器微操作7．5　计数器7．5．1　计数器一（四位二进制加法）7．5．2　计数器二（带置数）7．5．3　74HC161设计7．6　有限状态机7．6．1　有限状态机概述7．6．2　有限状态机的设计方法7．6．3　基于状态转换图（STG）的FSM设计实例7．6．4　基于算法状态图（ASM）的FSM设计实例7．6．5　状态机设计总结7．7　时序逻辑电路的综合性实例7．7．1　实例一：计数器数码管显示电路设计7．7．2　实例二：4位数码管动态扫描显示电路的设计7．7．3　实例三：交通灯控制器7．7．4　实例四：键盘扫描器和编码器7．7．5　实例五：短跑计时器习题第8章　数字逻辑的综合8．1　关于综合的再介绍8．1．1　逻辑综合8．1．2　RTL综合8．1．3　高级综合8．2　Verilog HDL基本语句的综合8．2．1连续性赋值语句8．2．2过程赋值语句的综合8．2．3逻辑运算符的综合8．2．4算术运算符的综合8．2．5关系运算符的综合8．2．6移位（shift）运算符的综合8．2．7　位选择综合8．2．8条件表达式的综合8．2．9　always语句的综合8．2．10　if语句的综合8．2．11　case语句的综合8．2．12循环语句的综合8．2．13　函数的综合8．2．14任务的综合8．2．15任意值/高阻的综合8．2．16　锁存器的综合8．3　可综合问题参考文献

封面

书名:数字逻辑与EDA设计

作者:丁磊

页数:0

定价:¥56.0

出版社:人民邮电出版社

出版日期:2017-03-01

ISBN:9787115459343

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