工程设计与分析系列:Verilog HDL数字系统设计及仿真(第2版)

本书特色

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Verilog HDL是一种使用广泛的硬件描述语言，目前在国内无论是集成电路还是嵌入式设计的相关专业都会使用到这种硬件描述语言。市面上介绍Verilog HDL的教材非常广泛，各有不同的偏重。 在第1版广泛应用的基础上，吸收了众多读者的宝贵建议，大幅完善了第2版内容。本书着重从设计角度入手，每章都力求让读者掌握一种设计方法，能够利用本章知识进行完整的设计，从模块的角度逐步完成对Verilog HDL语法的学习，从而在整体上掌握Verilog HDL语法。为了达到这个目的，每章中都会给出使用本章知识完成的实例，按照门级、数据流级、行为级、任务和函数、测试模块、可综合设计和完整实例的顺序向读者介绍Verilog HDL的语法和使用方式。书中出现的所有代码均经过仿真，力求准确，另外配套有书中所有实例源文件和实例操作的视频讲解。

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内容简介

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（1）第1版出版以来，获得读者的广泛欢迎，根据读者的宝贵意见和建议，以及他们的具体应用的情况，进行改版。 （2）根据用户建议、结合相关企业应用的需求和高校教学需求修订了第1版内容。相对第1版本，本书删减了一些使用频率较低的语法，减轻了读者掌握语法的难度，同时增加了一些实例，使读者有更多可以学习和揣摩的范例，能更好地理解代码的设计。

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作者简介

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作者团队主要负责人谢龙汉，华南理工大学机械与汽车工程学院，副院长，教授。2002年毕业于浙江大学过程装备与控制工程专业本科，在浙江大学华工过程机械研究所取得硕士学位，之后在广州本田汽车有限公司研发中心工作过两年，2010年获得香港中文大学机械与自动化工程系的博士学位。国内外学术期刊上发表30多篇学术论文，写作经验丰富，作品技术含量高，实用性强。

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目录

目 录 第1章 Verilog HDL入门简介 11.1 集成电路设计流程简介 11.2 数字电路设计范例 31.3 Verilog HDL建模范例 51.4 两种硬件描述语言 9第2章 Verilog HDL门级建模 102.1 门级建模范例 102.2 门级建模基本语法 122.2.1 模块定义 122.2.2 端口声明 132.2.3 门级调用 142.2.4 模块实例化 172.2.5 内部连线声明 202.3 MOS开关与UDP 212.4 层次化设计 222.5 应用实例 22实例2-1—4位全加器的门级建模 22实例2-2—2-4译码器的门级建模 25实例2-3—主从D触发器的门级建模 27实例2-4—1位比较器的门级建模 282.6 习题 30第3章 Verilog HDL数据流级建模 313.1 数据流级建模范例 313.2 数据流级建模基本语法 323.3 操作数 333.3.1 数字 333.3.2 参数 353.3.3 线网 373.3.4 寄存器 383.4 操作符 393.4.1 算术操作符 393.4.2 按位操作符 393.4.3 逻辑操作符 403.4.4 关系操作符 413.4.5 等式操作符 413.4.6 移位操作符 423.4.7 拼接操作符 423.4.8 缩减操作符 433.4.9 条件操作符 433.4.10 操作符优先级 443.5 应用实例 45实例3-1—4位全加器的数据流级建模 45实例3-2—2-4译码器的数据流级建模 47实例3-3—主从D触发器的数据流级建模 49实例3-4—4位比较器的数据流级建模 503.6 习题 51第4章 Verilog HDL行为级建模 534.1 行为级建模范例 534.2 initial结构和always结构 564.2.1 initial结构 564.2.2 always结构 584.3 顺序块和并行块 614.3.1 顺序块 614.3.2 并行块 624.3.3 块的嵌套 634.4 if语句 644.5 case语句 674.6 循环语句 694.6.1 while循环 694.6.2 for循环 704.6.3 repeat循环 714.6.4 forever循环 714.7 过程性赋值语句 724.7.1 阻塞性赋值语句 724.7.2 非阻塞性赋值语句 724.8 应用实例 74实例4-1—4位全加器的行为级建模 74实例4-2—简易ALU电路的行为级建模 75实例4-3—下降沿触发D触发器的行为级建模 77实例4-4—十进制计数器的行为级建模 784.9 习题 80第5章 任务、函数与编译指令 815.1 任务 815.1.1 任务的声明和调用 825.1.2 自动任务 845.2 函数 865.2.1 函数的声明和调用 875.2.2 任务与函数的比较 895.3 系统任务和系统函数 895.3.1 显示任务 905.3.2 监视任务 935.3.3 仿真控制任务 945.3.4 随机函数 955.3.5 文件控制任务 965.3.6 值变转储任务 1005.4 编译指令 1025.4.1 `define 1025.4.2 `include 1045.4.3 `timescale 1055.5 完整的module参考模型 1085.6 应用实例 109实例5-1—信号同步任务 109实例5-2—阶乘任务 110实例5-3—可控移位函数 111实例5-4—偶校验任务 112实例5-5—算术逻辑函数 1145.7 习题 115第6章 Verilog HDL测试模块 1176.1 测试模块范例 1176.2 时钟信号 1196.3 复位信号 1206.4 测试向量 1226.5 响应监控 1236.6 仿真中对信号的控制 1276.7 代码覆盖 1296.8 应用实例 130实例6-1—组合逻辑的测试模块 130实例6-2—时序逻辑的测试模块 132实例6-3—除法器的测试模块 1356.9 习题 138第7章 可综合模型设计 1397.1 逻辑综合过程 1397.2 延迟 1427.3 再谈阻塞赋值与非阻塞赋值 1487.4 可综合语法 1557.5 代码风格 1577.5.1 多重驱动问题 1577.5.2 敏感列表不完整 1587.5.3 分支情况不全 1587.5.4 组合和时序混合设计 1597.5.5 逻辑简化 1607.5.6 流水线思想 1607.6 应用实例 164实例7-1—SR锁存器延迟模型 164实例7-2—超前进位加法器 165实例7-3—移位除法器模型 1697.7 习题 174第8章 有限状态机设计 1758.1 有限状态机简介 1758.2 两种红绿灯电路的状态机模型 1768.2.1 moore型红绿灯 1768.2.2 mealy型红绿灯 1818.3 深入理解状态机 1838.3.1 一段式状态机 1848.3.2 两段式状态机 1888.3.3 三段式状态机 1908.3.4 状态编码的选择 1988.4 应用实例 199实例8-1—独热码状态机 199实例8-2—格雷码状态机 203实例8-3—序列检测模块 2078.5 习题 211第9章 常见功能电路的HDL模型 2129.1 锁存器与触发器 2129.2 编码器与译码器 2209.3 寄存器 2239.4 计数器 2289.5 分频器 2329.6 乘法器 2389.7 存储单元 2469.8 习题 250第10章 完整的设计实例 25110.1 异步FIFO 25110.1.1 异步FIFO的介绍与整体结构 25110.1.2 亚稳态的处理 25310.1.3 空满状态的判断 25410.1.4 子模块设计 25710.1.5 整体仿真结果 26510.2 三角函数计算器 26810.2.1 设计要求的提出 26810.2.2 数据格式 26810.2.3 算法的选择与原理结构 26910.2.4 确定总体模块 27210.2.5 内部结构的划分 27210.2.6 分频器模块 27410.2.7 控制模块 27410.2.8 迭代设计模块 27910.2.9 功能仿真与时序仿真 29310.3 简易CPU模型 29610.3.1 教学模型的要求 29610.3.2 指令格式的确定 29710.3.3 整体结构划分 29810.3.4 控制模块设计 29910.3.5 其余子模块设计 30410.3.6 功能仿真与时序仿真 308第11章 实验 312实验一 简单组合逻辑电路设计（学生版） 312实验一 辅导版 314实验二 行为级模型设计（学生版） 319实验二 辅导版 321实验三 利用FPGA验证设计功能（学生版） 326实验三 辅导版 327实验四 任务与函数的设计（学生版） 332实验四 辅导版 334实验五 流水线的使用（学生版） 337实验五 辅导版 339实验六 信号发生器设计（学生版） 342实验六 辅导版 344实验七 有限状态机的设计（学生版） 347实验七 辅导版 348第12章 课程设计 356选题一 出租车计费器 356选题二 智力抢答器 362选题三 点阵显示 369选题四 自动售货机 373选题五 篮球24秒计时 379选题六 乒乓球游戏电路 384选题七 CRC检测 398选题八 堆栈设计 404选题九 数字闹钟 410选题十 汉明码编译码器 418附录A 课程测试样卷 424附录B 习题及样卷答案 429

封面

书名:工程设计与分析系列:Verilog HDL数字系统设计及仿真(第2版)

作者:于斌

页数:452

定价:¥69.0

出版社:电子工业出版社

出版日期:2018-01-01

ISBN:9787121330100

PDF电子书大小:113MB 高清扫描完整版