Verilog HDL与FPGA数字系统设计_PDF下载[79MB-百度云]罗杰

本书特色

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《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》是根据电子技术的发展和我国高等教育发展的新形势,以及作者多年教学与实践经验的基础上而编写的。内容覆盖了数字逻辑设计基础、veriloghdl基础知识与建模方法、有限状态机设计、可编程逻辑器件及其开发工具、数字电路与系统设计实例、数字电路动态仿真与静态时序分析等相关知识。《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》将数字逻辑设计和veriloghdl有机地结合在一起，方便读者快速地掌握数字逻辑的基础知识和veriloghdl建模方法，熟悉用eda方法设计数字系统的技巧。《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》不仅注重基础知识的介绍，而且力求向读者系统地讲解veriloghdl在数字系统设计方面的实际应用。《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》以quartusⅱ9.1为软件平台，所有程序都通过了de2开发板的硬件测试，读者可参考使用。《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》可用作高等院校电气信息类等专业本、专科生的教材或教学参考书，也可以作为电子技术课程设计、电子设计大赛或数字系统设计工程技术人员学习eda技术的参考书。

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内容简介

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《verilog hdl与fpga数字系统设计》
华中科技大学全国大学生电子设计竞赛培训指定教材。
将数字电路和verilog hdl相互结合，用fpga实现电路，实践性更强。
配合在大学中广泛使用的fpga平台，课程资源和实例丰富，可操作性极强。

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作者简介

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罗杰华中科技大学电子信息与通信学院副教授，国家精品课程“电子线路设计与测试”课程组负责人之一，全国大学生电子设计竞赛湖北赛区专家组专家，华中地区高等学校EDA/SOPC研究会理事。主要从事电子技术和EDA技术的教学与科研工作，讲授课程包括：模拟电子技术基础、数字电路与逻辑设计、数字ASIC设计、微机原理与接口技术、电子线路设计与测试等。研究方向主要涉及现代EDA技术，嵌入式系统开发与应用，弱信号检测与处理技术等方向。此外，作者还出版了多本获奖教材，在高校师生中深受欢迎。

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前言教学建议**篇数字系统基础第1章数字逻辑设计基础1.1 数字电路的发展历史及分类1.2 逻辑运算及逻辑门1.2.1 基本逻辑运算及对应的逻辑门1.2.2 常用复合逻辑运算及对应的逻辑门1.2.3 集成逻辑门电路简介1.2.4 三态门1.3 逻辑代数的基本公式和规则1.3.1 逻辑代数的基本公式1.3.2 逻辑代数的基本规则1.3.3 基本公式的应用1.4 逻辑函数的代数化简法1.5 逻辑函数的卡诺图化简法1.5.1 *小项的定义和性质1.5.2 逻辑函数的*小项表达式1.5.3 用卡诺图表示逻辑函数1.5.4 用卡诺图化简逻辑函数1.5.5 用卡诺图化简含无关项的逻辑函数1.6 组合逻辑电路设计1.6.1 组合逻辑电路设计的一般步骤1.6.2 组合逻辑电路设计举例小结习题第2章 verilog hdl入门与功能仿真2.1 硬件描述语言简介2.1.1 硬件描述语言的起源2.1.2 硬件描述语言的特点2.2 verilog hdl程序的基本结构2.2.1 verilog hdl程序的基本概述2.2.2 简单verilog hdl程序实例2.3 逻辑功能的仿真验证过程2.3.1 激励块2.3.2 仿真过程简介2.4 modelsim仿真软件的使用2.4.1 创建工作目录2.4.2 输入源文件2.4.3 建立工作库2.4.4 编译设计文件2.4.5 将设计文件载入仿真器2.4.6 运行仿真器2.5 verilog hdl功能仿真常用命令2.5.1 系统任务2.5.2 编译器指令小结习题第3章 verilog hdl基础语法与组合逻辑电路建模3.1 verilog hdl基本语法规则3.1.1 词法规定3.1.2 逻辑值集合3.1.3 常量及其表示3.1.4 数据类型3.2 verilog hdl门级建模3.2.1 多输入门3.2.2 多输出门3.2.3 三态门3.2.4 门级建模举例3.3 verilog hdl数据流建模与运算符3.3.1 数据流建模3.3.2 表达式与操作数3.3.3 运算符3.3.4 运算符的优先级别3.4 组合电路的行为级建模3.5 分层次的电路设计方法3.5.1 设计方法3.5.2 模块实例引用语句3.6 常用组合电路及其设计3.6.1 编码器3.6.2 二进制译码器3.6.3 七段显示译码器3.6.4 二进制数与8421 bcd码的转换小结习题第4章时序逻辑电路建模4.1 锁存器4.1.1 基本sr锁存器4.1.2 门控d锁存器4.1.3 门控d锁存器的veriloghdl建模4.2 时序电路建模基础4.2.1 阻塞型赋值语句和非阻塞型赋值语句4.2.2 事件控制语句4.3 触发器4.3.1 d触发器的逻辑功能4.3.2 有清零输入和预置输入的d触发器4.3.3 有使能端的d触发器4.3.4 d触发器及其应用电路的verilog hdl建模4.4 寄存器和移位寄存器4.4.1 寄存器及verilog hdl建模4.4.2 移位寄存器及verilog hdl建模4.4.3 移位寄存器的应用电路4.5 同步计数器4.5.1 同步计数器的设计4.5.2 同步计数器的verilog hdl建模4.6 verilog hdl函数与任务的使用4.6.1 函数说明语句4.6.2 任务说明语句4.7 m序列码产生电路设计小结习题第5章有限状态机设计5.1 状态机的基本概念5.1.1 状态机的基本结构及类型5.1.2 状态机的状态图表示法5.1.3 状态机的设计步骤5.2 基于verilog hdl的状态机描述方法5.2.1 状态图的建立过程5.2.2 状态图的描述方法5.3 状态机设计中的关键技术5.3.1 状态编码5.3.2 消除输出端产生的毛刺5.3.3 使用onehot编码方案设计状态机5.4 状态机设计举例5.4.1 汽车尾灯控制电路设计5.4.2 十字路口交通灯控制电路设计小结习题第6章可编程逻辑器件6.1 概述6.1.1 pld的历史6.1.2 pld开发流程简介6.1.3 pld器件的符号6.2 简单可编程逻辑器件6.2.1 pla6.2.2 pal6.3 复杂可编程逻辑器件6.3.1 cpld的基本结构6.3.2 逻辑块6.3.3 io块6.3.4 可编程内部互连线资源6.4 现场可编程门阵列6.4.1 fpga实现逻辑函数的基本原理6.4.2 fpga的一般结构6.4.3 基于lut的逻辑块6.4.4 可编程布线资源6.4.5 io块小结习题第二篇数字系统设计实践第7章fpga开发工具的使用7.1 quartus ii软件介绍7.1.1 quartus ii 9.1 软件主界面7.1.2 quartus ii的设计流程7.1.3 usbblaster 驱动安装7.2 基于原理图的电路仿真7.2.1 建立新的设计项目7.2.2 输入电路原理图7.2.3 编译设计项目7.2.4 仿真验证设计项目7.2.5 分析信号的延迟特性7.2.6 实验任务7.3 基于verilog hdl的电路设计与实现7.3.1 半加器的设计与verilog hdl建模举例7.3.2 输入设计文件7.3.3 建立新的设计项目7.3.4 编译设计文件7.3.5 仿真验证设计项目7.3.6 分配引脚7.3.7 对目标器件编程与硬件电路测试7.3.8 使用电路网表观察器查看电路图7.3.9 实验任务7.4 基于原理图和verilog hdl的层次化设计7.4.1 编码、译码、显示电路7.4.2 建立新的设计项目7.4.3 输入hdl底层文件并完善原理图7.4.4 分配引脚并编译设计7.4.5 仿真验证设计项目7.4.6 对目标器件编程与硬件电路测试7.4.7 实验任务7.5 嵌入式逻辑分析仪signaltap ii的使用7.5.1 signaltap ii的实现原理与使用流程7.5.2 signaltap ii的基本使用方法7.5.3 实验任务7.6 宏功能模块的调用7.6.1 计数器模块lpm_counter的配置与调用7.6.2 嵌入式锁相环模块altpll的配置与调用7.6.3 先进先出模块fifo的配置与调用7.6.4 存储器模块lpm_rom的配置与调用7.6.5 实验任务7.7 在quartus ii中调用modelsim进行仿真7.7.1 乘法器模块lpm_mult的配置与调用7.7.2 仿真流程7.7.3 实验任务小结第8章数字电路与系统的设计实践8.1 变模计数器设计8.1.1 功能要求8.1.2 设计分析8.1.3 逻辑设计8.1.4 设计实现8.1.5 实验任务8.2 移动显示字符的设计8.2.1 功能要求8.2.2 设计分析8.2.3 逻辑设计8.2.4 设计实现8.2.5 实验任务8.3 分频器设计8.3.1 功能要求8.3.2 设计分析8.3.3 逻辑设计8.3.4 设计仿真8.3.5 实际运行结果8.3.6 实验任务8.4 篮球竞赛30秒定时器设计8.4.1 功能要求8.4.2 设计分析8.4.3 逻辑设计8.4.4 设计实现8.4.5 实验任务8.5 多功能数字钟设计8.5.1 功能要求8.5.2 设计分析8.5.3 数字钟主体电路逻辑设计8.5.4 功能扩展电路逻辑设计8.5.5 顶层电路设计8.5.6 实验任务8.6 频率计设计8.6.1 功能要求8.6.2 设计分析8.6.3 逻辑设计8.6.4 顶层电路设计8.6.5 实验任务8.7 dds函数信号发生器的设计8.7.1 功能要求8.7.2 dds产生波形的原理8.7.3 设计分析8.7.4 顶层电路设计8.7.5 设计实现8.7.6 da转换电路及放大电路设计8.7.7 实验任务8.8 有限状态机实验8.8.1 功能要求8.8.2 设计分析8.8.3 逻辑设计8.8.4 设计实现8.8.5 实验任务小结第9章静态时序分析工具timequest的使用9.1 静态时序分析基础9.1.1 同步路径的分析9.1.2 异步路径的分析9.1.3 外部同步路径的分析9.1.4 不同的时序模型9.2 timequest时序分析器的使用9.2.1 timequest的使用流程9.2.2 两级流水线乘法器设计9.2.3 设定时序要求9.2.4 全编译并完成布局布线9.2.5 验证时序小结第10章异步串口通信及uart实现10.1 uart接口实现原理10.1.1 串行通信的概念10.1.2 基本的uart通信协议10.2 uart接口模块的层次化设计10.2.1 uart接口的功能模块划分10.2.2 配置文件10.2.3 顶层模块的功能描述10.2.4 接收模块的功能描述10.2.5 发送模块的功能描述10.2.6 波特率变换模块的功能描述10.2.7 微处理器接口模块的功能描述10.3 对uart接口模块的功能仿真10.3.1 对接收模块的功能仿真10.3.2 对发送模块的功能仿真10.3.3 对波特率变换模块的功能仿真10.3.4 对微处理器接口模块的功能仿真10.3.5 对uart接口模块的功能仿真10.4 逻辑综合与时序仿真10.5 下载与验证测试10.5.1 验证系统概述10.5.2 验证结果小结第11章 vga接口控制器的设计11.1 vga接口标准和接口电路11.1.1 vga接口标准11.1.2 vga接口电路11.2 vga彩条信号发生器11.2.1 功能要求11.2.2 设计分析11.2.3 逻辑设计11.2.4 顶层电路设计11.2.5 对目标器件编程与硬件电路测试11.2.6 使用signal tap ii观察vga工作时序11.2.7 实验任务11.3 24位位图显示11.3.1 功能要求11.3.2 设计分析11.3.3 逻辑设计11.3.4 顶层电路设计11.3.5 对目标器件编程与硬件电路测试11.3.6 实验任务小结附录a verilog hdl关键字附录b 常用fpga开发板介绍附录c cyclone ii系列器件结构参考文献