数字系统测试和可测试性设计

本书特色

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本书论述了数字系统测试和可测试性设计，它通过数字电路设计实例和方法阐明了测试和可测试性的概念。本书还采用verilog模型和verilog测试平台实现并解释故障仿真和测试生成算法。

本书广泛使用verilog和verilog pli编写测试应用，这也是本书与其他有关数字系统测试和可测试性设计的*大区别。 此外，本书还广泛使用测试平台和相应的测试平台开发技术。在开发测试平台和虚拟测试机的过程中，本书使用了pli，pli是一个功能强大的编程工具，它提供与用verilog语言描述的硬件进行交互的接口。这种硬件/软件混合的环境有助于本书描述复杂的测试程序和测试策略。

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目录

译者序前言概述致谢第1章　数字电路测试的基础知识和hdl的作用 / 11.1　设计及测试 / 11.1.1　rtl设计流程 / 11.1.2流片后测试 / 41.2测试重点 / 71.2.1　测试方法 / 71.2.2可测试性方法 / 91.2.3　检测方法 / 111.2.4测试成本 / 111.3数字系统测试中的hdl / 131.3.1硬件建模 / 131.3.2制定测试方法 / 131.3.3虚拟测试机 / 141.3.4可测试性硬件评估 / 141.3.5协议感知自动测试设备 / 141.4自动测试设备结构及仪器 / 141.4.1数字激励及测量仪器 / 151.4.2dc仪器 / 151.4.3ac仪器 / 151.4.4rf仪器 / 151.4.5自动测试设备 / 161.5小结 / 17第2章　用于设计和测试的verilog hdl / 182.1使用hdl开发测试方法的原因 / 182.2将verilog用于设计 / 192.2.1将verilog用于仿真 / 192.2.2将verilog用于综合 / 192.3将verilog用于测试 / 202.3.1无故障电路分析 / 212.3.2故障表编制及可测试性分析 / 212.3.3故障仿真 / 212.3.4测试生成 / 222.3.5可测试性硬件设计 / 222.4verilog的基本结构 / 232.4.1模块、端口、连线及变量 / 242.4.2抽象的层级 / 252.4.3逻辑值系统 / 252.5组合电路 / 262.5.1晶体管级描述 / 262.5.2门级描述 / 262.5.3运算级描述 / 272.5.4过程级描述 / 282.5.5实例化其他模块 / 292.6时序电路 / 302.6.1寄存器和移位寄存器 / 312.6.2状态机编码 / 312.7完整示例（加法器） / 352.7.1控制/数据划分 / 352.7.2加法器的设计规格 / 362.7.3cpu的实现 / 362.8测试平台技术 / 402.8.1测试平台技术 / 412.8.2简单的组合测试平台 / 412.8.3简单的时序测试平台 / 422.8.4限制数据集 / 432.8.5同步数据和响应处理 / 442.8.6随机时间间隔 / 452.8.7文本io / 452.8.8仿真代码覆盖率 / 472.9pli基础知识 / 482.9.1访问例行程序 / 492.9.2hdl/pli实现的步骤 / 492.9.3在hdl/pli环境中注入故障 / 512.10小结 / 54第3章　故障和缺陷建模 / 553.1故障建模 / 553.1.1故障抽象 / 563.1.2功能故障 / 583.1.3结构故障 / 583.2门级结构故障 / 603.2.1确认故障 / 603.2.2固定开路故障 / 613.2.3固定为0的故障 / 623.2.4固定为1的故障 / 623.2.5桥接故障 / 623.2.6状态依赖型故障 / 633.2.7多故障 / 643.2.8单固定结构故障 / 643.2.9检测单固定故障 / 703.3与门级故障相关的问题 / 713.3.1检测桥接故障 / 713.3.2不可检测的故障 / 723.3.3冗余故障 / 723.4故障压缩 / 723.4.1难以区分的故障 / 723.4.2等效单固定故障 / 733.4.3面向门的故障压缩 / 743.4.4面向线路的故障压缩 / 753.4.5重汇聚扇出的问题 / 763.4.6支配性故障压缩 / 763.5基于verilog的故障压缩 / 783.5.1用于故障压缩的verilog测试平台 / 783.5.2故障压缩的pli实现 / 793.6小结 / 83第4章　故障仿真应用与方法 / 844.1故障仿真 / 844.1.1门级故障仿真 / 844.1.2故障仿真要求 / 854.1.3hdl环境 / 864.1.4时序电路故障仿真 / 904.1.5故障排除 / 914.1.6相关术语 / 914.2故障仿真应用 / 924.2.1故障覆盖率 / 924.2.2测试生成中的故障仿真 / 944.2.3故障字典创建 / 954.3故障仿真技术 / 1004.3.1串行故障仿真 / 1024.3.2并行故障仿真 / 1044.3.3并发故障仿真 / 1074.3.4演绎故障仿真 / 1094.3.5演绎故障仿真的比较 / 1124.3.6关键路径追踪故障仿真 / 1124.3.7微分故障仿真 / 1154.4小结 / 115第5章　测试向量生成方法及算法 / 1165.1测试生成基础知识 / 1165.1.1布尔差分 / 1165.1.2测试生成过程 / 1185.1.3故障和测试 / 1185.1.4术语和定义 / 1195.2可控性和可观察性 / 1205.2.1可控性 / 1205.2.2可观察性 / 1205.2.3基于概率的可控性和可观察性 / 1215.2.4scoap的可控性和可观察性 / 1265.2.5基于距离 / 1305.3随机测试生成 / 1305.3.1限制随机测试数量 / 1305.3.2组合电路随机测试生成 / 1335.3.3时序电路的随机测试生成 / 1395.4小结 / 142第6章　确定性测试生成算法 / 1436.1确定性测试生成方法 / 1436.1.1双阶段测试生成 / 1446.1.2面向故障的测试生成基本原理 / 1446.1.3d算法 / 1496.1.4podem（面向路径的测试生成） / 1566.1.5　其他确定性面向故障的测试生成方法 / 1616.1.6不依赖于故障的测试生成 / 1626.2时序电路测试生成 / 1636.3测试数据压缩 / 1656.3.1测试压缩的形式 / 1666.3.2测试兼容性 / 1666.3.3静态压缩 / 1686.3.4　动态压缩 / 1746.4小结 / 174第7章　通过扫描法进行测试电路设计 / 1757.1增加电路可测试性 / 1757.1.1折中方案 / 1757.1.2测试时序电路 / 1767.1.3组合电路的可测试性 / 1777.2可测试性插入 / 1777.2.1改善可观测性 / 1777.2.2提高可控性 / 1787.2.3共享可观测性引脚 / 1807.2.4　共享控制引脚 / 1807.2.5降低选择输入 / 1827.2.6同步控制和观测 / 1827.3全扫描可测试性设计技术 / 1857.3.1全扫描插入 / 1867.3.2触发器结构 / 1877.3.3全扫描设计与测试 / 1927.4扫描结构 / 2037.4.1全扫描设计 / 2047.4.2映像寄存器可测试性设计 / 2047.4.3局部扫描方法 / 2067.4.4多扫描设计 / 2097.4.5其他的扫描设计 / 2107.5rtl扫描设计 / 2117.5.1rtl设计全扫描 / 2117.5.2rtl设计多链扫描 / 2137.5.3rtl扫描设计 / 2157.6小结 / 215第8章标准ieee测试访问方法 / 2178.1边界扫描基础知识 / 2178.2边界扫描结构 / 2188.2.1测试访问端口 / 2188.2.2bs-1149.1寄存器 / 2198.2.3tap控制器 / 2238.2.4解码器单元 / 2278.2.5选择器和其他单元 / 2278.3边界扫描测试说明 / 2278.4板级扫描链结构 / 2338.4.1单一串行扫描链 / 2348.4.2具有单一控制测试端口的多扫描链 / 2348.4.3具有一个tdi、tdo但有多个tms的多扫描链 / 2348.4.4多扫描链，多tap / 2358.5rtl边界扫描 / 2368.5.1为cut插入边界扫描测试硬件 / 2368.5.2两个模块的测试案例 / 2398.5.3虚拟边界扫描测试机 / 2398.6边界扫描描述语言 / 2458.7小结 / 247第9章逻辑内建自测试 / 2489.1内建自测试基本知识 / 2489.1.1基于存储器的内建自测试 / 2489.1.2内建自测试的有效性 / 2509.1.3内建自测试的类型 / 2509.1.4设计一个内建自测试 / 2519.2测试向量生成 / 2539.2.1测试向量产生器的集成 / 2539.2.2穷举计数器 / 2539.2.3环形计数器 / 2549.2.4扭环计数器 / 2559.2.5线性反馈移位寄存器 / 2569.3输出响应分析 / 2639.3.1输出响应分析器集成 / 2639.3.21字符计数器 / 2649.3.3跳变计数器 / 2669.3.4奇偶校验 / 2679.3.5串行lfsr / 2679.3.6并行特征信号分析 / 2689.4内建自测试结构 / 2709.4.1与内建自测试相关的术语 / 2709.4.2集中式和独立式板级内建自测试结构 / 2719.4.3内建评估和自检 / 2729.4.4随机测试接口 / 2739.4.5lssd片上自检 / 2759.4.6使用misr和srsg自测试 / 2769.4.7并发的内建自测试 / 2789.4.8bilbo / 2799.4.9提高测试覆盖率 / 2809.5rtl内建自测试设计 / 2809.5.1被测电路设计、仿真和综合 / 2819.5.2rts内建自测试插入 / 2819.5.3配置rts 内建自测试 / 2869.5.4内建自测试的合并配置 / 2899.5.5stumps设计 / 2899.5.6rts和stumps的结果 / 2929.6小结 / 292第10章测试压缩 / 29310.1测试数据压缩 / 29310.2压缩方法 / 29510.2.1基于代码的方案 / 29510.2.2基于扫描的方案 / 30310.3解压缩方法 / 30910.3.1解压缩的硬件结构 / 30910.3.2周期性扫描链 / 31110.3.3基于代码的解压缩 / 31210.3.4基于扫描的解压缩 / 31710.4小结 / 317第11章通过mbist测试存储器 / 31811.1存储器测试 / 31811.2存储器结构 / 31911.3存储器故障模型 / 32011.3.1固定故障 / 32011.3.2转换故障 / 32011.3.3耦合故障 / 32011.3.4桥接和状态耦合故障 / 32111.4功能测试方法 / 32111.4.1march测试算法 / 32111.4.2march-c算法 / 32211.4.3mats+算法 / 32211.4.4其他的march测试 / 32211.5mbist方法 / 32311.5.1简单的march mbist / 32311.5.2march-c mbist计数-排序器 / 32811.5.3干扰mbist / 33111.6小结 / 332附录a在协议感知自动测试设备上使用hdl / 333附录bpli测试应用的门级组件 / 336附录c编程语言接口测试工具 / 338附录dieee 1149.1标准边界扫描的verilog描述 / 343附录e边界扫描ieee 1149.1标准虚拟测试机 / 349附录f由rtl综合生成的门级网表（netlistgen） / 359参考书目 / 362

封面

书名:数字系统测试和可测试性设计

作者:纳瓦比

页数:367

定价:¥85.0

出版社:机械工业出版社

出版日期:2015-06-01

ISBN:9787111501541

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