高等院校信息技术规划教材数字逻辑基础与VERILOG硬件描述语言/贾熹滨
内容简介
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《高等院校信息技术规划教材：数字逻辑基础与Verilog硬件描述语言》在介绍数字逻辑基本概念和知识基础上，系统介绍逻辑电路的分析和设计方法，特别结合现代数字系统设计技术的发展，介绍基于硬件描述语言Verilog HDL的逻辑电路建模方法，并给出了所举实例代码及仿真结果。
全书内容分为3部分：-3章介绍数字逻辑的理论基础，包括数制、码制、逻辑代数基础以及硬件描述语言基础等：第4章介绍组合电路的分析方法、常用逻辑功能电路的Verrlog HDL建模方法以及典型功能模块的应用；第5-8章在分析锁存器／触发器工作原理和逻辑特性基础上，介绍同步时序电路的分析方法，分别讨论了典型和一般同步时序电路的Verilog HDL建模方法，并介绍了典型同步时序模块的应用方法。
《高等院校信息技术规划教材：数字逻辑基础与Verilog硬件描述语言》可作为计算机、物联网、自动控制、电子信息等专业的本科生教材，也可作为数字系统设计相关技术人员学习Verilog HDL建模方法的参考书。
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目录
第1章 信息表示1．1 数制1．1．1 基本概念1．1．2 常用数制的表示1．2 不同数制间的转换1．2．1 其他进制数转换为十进制数1．2．2 十进制数转换为其他进制数1．2．3 二、八、十六进制数间的转换1．3 带符号二进制数的表示1．3．1 真值与机器数1．3．2 定点数与浮点数1．3．3 原码1．3．4 反码1．3．5 补码1．3．6 真值、原码、反码、补码之间的关系1．4 编码1．4．1 数值数据编码1．4．2 非数值数据编码本章小结思考题1习题1第2章 逻辑代数基础2．1 概述2．2 逻辑代数中的基本概念2．3 逻辑代数的基本运算2．3．1 与运算2．3．2 或运算2．3．3 非运算2．4 逻辑代数的基本定理及规则2．4．1 逻辑代数的基本公理2．4．2 逻辑代数的基本定理2．4．3 逻辑代数的3个基本规则2．5 逻辑函数的性质2．5．1 复合逻辑2．5．2 逻辑函数的基本表达式2．5．3 逻辑函数的标准表达式2．6 逻辑函数的化简2．6．1 逻辑函数的代数化简法2．6．2 逻辑函数的卡诺图化简法2．6．3 具有无关项的逻辑函数及其化简本章小结思考题2习题2第3章 硬件描述语言（Verilog HDL）基础3．1 概述3．1．1 发展历程3．1．2 Verilog HDL的特点3．1．3 Verilog HDL模块化设计理念3．2 Verilog HDL基础知识3．2．1 Verilog HDL模块结构3．2．2 Verilog HDL中的词法表示3．2．3 Verilog HDL的数据类型3．2．4 Verilog HDL的运算符3．3 Verilog HDL模块的3种建模方式3．3．1 Verilog HDL模块的结构描述方式3．3．2 Vetilog HDL模块的数据流描述方式3．3．3 Vetilog HDL模块的行为描述方式本章小结思考题3习题3第4章 组合电路的逻辑分析与设计4．1 概述4．2 组合电路的逻辑分析4．3 组合电路的设计4．4 典型组合逻辑电路4．4．1 编码器4．4．2 译码器4．4．3 数据分配器4．4．4 数据选择器4．4．5 三态缓冲器4．4．6 数值比较电路4．4．7 加法器4．4．8 奇偶校验电路4．5 组合电路中的竞争与险象4．5．1 竞争与险象4．5．2 险象的分类4．5．3 逻辑险象的判断4．5．4 逻辑险象的消除本章小结思考题4习题4第5章 锁存器与触发器5．1 概述5．2 基本R-S锁存器5．3 D锁存器及D触发器5．3．1 D锁存器5．3．2 正边沿D触发器5．3．3 D触发器的Verilog HDL模型5．4 J-K锁存器及触发器5．4．1 J-K锁存器5．4．2 负边沿J-K触发器5．4．3 J-K触发器的Verilog HDL模型5．5 T触发器和T’触发器5．6 锁存器和触发器的区别5．7 不同类型触发器之间的转换本章小结思考题5习题5第6章 时序电路概要和同步时序电路分析6．1 概述6．1．1 时序电路的基本结构6．1．2 时序电路的逻辑函数表达式6．1．3 时序电路的分类6．1．4 时序电路的描述方法6．2 同步时序电路的分析方法与步骤6．3 同步时序电路分析举例6．4 同步时序电路中的“挂起”现象本章小结思考题6习题6第7章 典型同步时序电路的设计与应用7．1 概述7．2 计数器7．2．1 基于触发器的二进制同步计数器设计7．2．2 同步二进制计数器的Verilog HDL描述7．2．3 多种编码十进制计数器的Verilog HDL参数化设计模型7．2．4 多功能4位二进制加法计数器模块及应用电路分析7．2．5 任意模数加1计数器的Verilog HDL参数化设计模型7．3 寄存器及其Verilog HDL模型7．4 移位寄存器7．4．1 串入-串出结构的移位寄存器7．4．2 串入-并出结构的移位寄存器7．4．3 并人-串出结构的移位寄存器7．4．4 多功能移位寄存器7．5 移位寄存器型计数器7．5．1 环形计数器7．5．2 扭环形计数器7．5．3 *大长度移位型计数器7．6 节拍分配器7．7 序列信号发生器本章小结思考题7习题7……第8章 一般同步时序电路的设计附录A 基于Quartus环境和Verilog HDL的电路设计与仿真实例参考文献
封面
书名:高等院校信息技术规划教材数字逻辑基础与VERILOG硬件描述语言/贾熹滨
作者:贾熹滨王秀娟魏坚华编著
页数:289
定价:¥44.9
出版社:清华大学出版社
出版日期:2011-04-01
ISBN:9787302290971
PDF电子书大小:129MB 高清扫描完整版